Tulisan keenambelas

VERILOG

v   Sejarah Verilog

Verilog pada awalnya dimulai sebagai perangkat lunak yang memiliki bahasa dengan model perangkat keras Gateway Design Automation Inc sekitar tahun 1984. Dari rumor yang beredar, Bahasa ini dirancang dengan mengambil fitur dari bahasa HDL paling popular pada waktu itu, yang disebut Hilo dan juga dari bahasa komputer tradisional seperti C.

Verilog simulator, pertama kali digunakan pada tahun 1985 dan diperpanjang substansialnya melalui pelaksanaannya pada tahun 1987. Verilog simulator pertama adalah Verilog-XL, yang menambahkan beberapa fitur salah satunya yang terkenal adalah "XL algoritma" yang merupakan metode yang sangat efisien untuk melakukan simulasi gerbang-tingkat.

Pada akhir 1990, Cadence Design System, yang pada saat itu membuat proses film tipis simulator, memutuskan untuk membentuk Gateway Sistem otomatis. Yang saat ini menjadi pemilik bahasa Verilog, baik sebagai bahasa atau sebagai simulator. Pada saat yang sama, Synopsys memasarkan topdown desain metodologinya, menggunakan Verilog. Ini adalah kombinasi yang kuat pada sekitar tahun 1990-an. Walaupun standardisasi tekanan pada akhirnya menyebabkan industri bergeser ke bahasa VHDL.

v     Pemrograman Verilog

Verilog adalah sebuah bahasa yang termasuk HARDWARE DESCRIPTION LANGUAGE (HDL). Dimana bahasa yang digunakan untuk menggambarkan sistem digital pada suatu perangkat keras. Verilog seperti bahasa deskripsi perangkat keras lainnya, memungkinkan desainer untuk merancang sebuah desain dalam dua metodologi,

                       v      Simulasi

Simulasi adalah proses verifikasi karakteristik fungsional model pada setiap tingkat abstraksi. Kami menggunakan simulator untuk mensimulasikan Hardware model. Untuk menguji apakah kode RTL memenuhi persyaratan fungsional spesifikasi dan melihat apakah semua blok RTL fungsional benar. Untuk mencapai ini kita perlu menulis testbench, yang menghasilkan CLK, reset dan tes yang diperlukan vector

                           v       Sintesis

Sintesis adalah proses di mana desain alat seperti compiler atau Synplify mengambil RTL di Verilog atau VHDL. Sintesis adalah alat pemetaan RTL untuk setiap program, juga melakukan minimal waktu analisis untuk melihat apakah desain yang dipetakan memenuhi persyaratan atau tidak.